Proiectarea unui sumator pe un bit in mediul integrat XILINX ISE

Pasul 3:

Crearea fissierului de constrangeri si specificarea acestora.

Pentru a verifica functionarea sumatorului intrarilor A, B si Cin li se asigneaza pini FPGA care in exterior sunt conectati la comutatoare iar iesirilor S si Cout li se asigneaza pini FPGA conectate la LEDuri. Aceasta asignare se numeste constrangere. Exista mai multe tipuri de constrangeri, aceasta fiind una dintre ele.

Din documentatiile placilor D2SB si DIO4 rezulta urmatorul tabel:

Astfel se vor atribui urmatorii pini FPGA pentru A,B,Cin, S si Cout: Cin P23 (SW1), A P21 (SW2), B P18 (SW3), conform tabelului anterior. Lui S i se asigneaza P111 (LD1), iar lui Cout P109 (LD2).

Mai intai se creeaza fisierul de constrangeri. Se face clic dreapta pe numele circuitului (xc2s200e) sau pe numele fisierului VHDL sum1.vhd si din meniul contextual aparut se selecteaza New Source. In fereastra New Source, se selecteaza tipul Implementation Constraints File iar apoi se completeaza numele fisierului. Fie numele acestui fisier sum1cf. Se apasa Next, in urmatoarea fereastra Next, iar apoi in fereastra de informare se apasa Finish. Daca totul a decurs conform celor explicate anterior se va obtine situatia din figura 8.

Se observa ca procesele posibile pentru un anumit fisier sunt diferite in functie de fisierul selectat in fereastra Sources in Project. Daca in fereastra Sources in Project se selecteaza sum1cf.ucf, in fereastra Processes for ... apar procesele din figura 8.

Figura 8

Inainte de a crea fisierul de constrangeri selectati Edit -> Preferences -> Editor si apasati radio butonul Constraints Editor. Pentru crearea/editarea constrangerilor, pornind de la configuratia din figura 8, se face dublu clic pe procesul Edt Constraints (Text), pentru a lansa in executie editorul de constrangeri si se introduc liniile de configurare din figura 8, dupa care se salveaza.

Pasul 4:

Crearea fisierului de configurare si verificarea functionalitatii.

Plecand de la configuratia din figura 8, se face click pe numele proiectului Sum1-Behavioral.. dupa care in fereastra Processes se face dublu clic pe procesul Generate Programming File, vezi figura 9.

Figura 9

Pasul 5: Configurarea FPGA Spartan 3 de pe placa de dezvoltare

Odata generat fisierul bit sub procesul Generate Programming File faceti dublu clic pe optiunea Configure Device (iMPACT) aflata sub procesul Generate Programming File. Se va obtine fereastra din figura 10, se face clic pe Finish.

Figura 10

Dupa care se obtine fereastra din figura 11, dupa ce se face in care se selecteaza fisiereul de configurare de tip bit, in cazul nostru sum1.bit

Figura 11

Se face clic dreapta pe dispozitivul Xilinx si se alege optiunea Program... in fereastra care apare se face clic pe OK. Apare o ferestra Progree Dialog dupa care ar trebui sa se obtina mesajul.

Cuvinte cheie:   XILINX ISE,   circuite logice programabile,   blocuri logice,   verilog